数字电子技术基础答案公众号中国大学mooc网课答案

电气工程问答 cVq7A 2022-07-02 18:25:24 119次浏览 38935个评论

第1章 数字逻辑概论

第1章 数字逻辑概论 测验题

1、将二进制数(101101.11)B转换成十进制数是
    A、45.3
    B、45.75
    C、46.75
    D、48.75

2、将二进制数(1010 0110 1100)B转换成十六进制数是
    A、A6B
    B、A6C
    C、A6D
    D、E3B

3、将二进制数(101.101)B转换成八进制数是
    A、5.5
    B、5.625
    C、5.25
    D、5.75

4、将十六进制数(36.D)H转换成十进制数是
    A、36.13
    B、54.13
    C、36.8125
    D、54.8125

5、十进制数–10的8位带符号二进制数的原码及补码表示分别是
    A、1111 0101,1111 0110
    B、1000 1010,1111 0110
    C、1000 1010,1111 0101
    D、1000 0101,1111 0110

6、带符号二进制补码0101 1001和1101 0011所表示的十进制数分别为
    A、89,–90
    B、39,–90
    C、89,–45
    D、39,–45

7、用8位二进制补码计算 12+21所得结果为
    A、0101 1111
    B、0001 0111
    C、0010 0001
    D、1010 1100

8、用8位二进制补码计算 –121–29时,所得结果 产生溢出,若出现溢出,解决办法是只有进行位扩展。
    A、不会
    B、会
    C、不确定
    D、可能不会

9、十进制数8的5421BCD码表示为 。
    A、1000
    B、1110
    C、1011
    D、1010

10、字符Y 的ASCII码的十六进制数表示为
    A、4D
    B、59
    C、4F
    D、79

11、将十六进制数(4E.C)H转换成二进制数是 。
    A、0100 1110. 0110
    B、0100 1110. 11
    C、1110 0100.11
    D、0100 1110. 0011

12、8位无符号二进制数(1111 1111)B所对应的十进制数是 。
    A、127
    B、256
    C、255
    D、-1

13、8位二进制补码(1111 1111)B所对应的十进制数真实值是 。
    A、127
    B、256
    C、255
    D、-1

14、8位无符号二进制数可以表示的最大十进制数为256。对吗?

15、对于一个带符号的二进制数,其最高位表示符号位,其余部分表示数值位,所以一个用补码表示的4位带符号二进制数 1001表示的是十进制数 –1。对吗?

16、二进制码1010转换成格雷码为1111。对吗?

17、二进制代码中8421BCD码、格雷码等都是有权码,而余3码、余3循环码等都是无权码。对吗?

18、当关注各信号之间的逻辑关系而不用考虑数字电路的翻转特性时,可将数字波形画成理想的波形。

19、

20、将十进制数转换为二进制数,整数部分和小数部分需要分开进行。整数部分的转换方法是连续除以2直到商为0,每一步的余数作为二进制数的一位数字,最先获得的余数是二进制数的最低位,最后获得的是其最高位; 小数部分的转换方法是连续乘以2直到满足误差要求,每一步取乘积的整数部分作为二进制数的一位数字,同样地,最先获得的整数部分是二进制数的最低位,最后获得的是其最高位。此说法对吗?

21、无符号二进制数1001和0011的差等于0110,对吗?

22、无符号二进制数1001和0101的乘积等于 (101101)B,对吗?

23、十进制数 –25的8位二进制补码表示为 (11100111)B,对吗?

24、8位二进制补码所表示的数值范围为–256 ~ +255,对吗?

25、格雷码10110转换为二进制码后是11011,对吗?

26、字符S的ASCII码值(1010011)在最高位设置奇校验位后,它的二进制表示为11010011,对吗?

27、将一个八进制数写成(803.64),对吗?

第2章 逻辑代数

第2章 逻辑代数 测验题

1、以下表达式中符合逻辑运算法则的是 。
    A、
    B、
    C、
    D、A+1=1

2、逻辑表达式A+BC = 。
    A、A+B
    B、A+C
    C、(A+B)( A+C)
    D、B+C

3、的反函数是
    A、
    B、
    C、
    D、

4、函数的对偶式为
    A、
    B、
    C、
    D、

5、函数L= AB+B+BCD= 。
    A、1
    B、B
    C、A+B
    D、0

6、最小项的逻辑相邻项为 。
    A、ABCD
    B、
    C、
    D、

7、标准与或式是由 构成的逻辑表达式。
    A、与项相或
    B、最小项相或
    C、最大项相与
    D、或项相与

8、当时,同一逻辑函数的两个最小项= 。
    A、0
    B、1
    C、
    D、

9、
    A、0
    B、1
    C、n
    D、

10、设为函数F 的两个最大项,= 。
    A、0
    B、
    C、
    D、1

11、四个逻辑相邻的最小项合并,可以消去_________个因子;
    A、1
    B、2
    C、3
    D、4

12、4变量逻辑函数的卡诺图中,有_________个方格与对应的方格相邻
    A、1
    B、2
    C、3
    D、4

13、函数,,的卡诺图表示如下, 他们之间的逻辑关系是_________。
    A、
    B、
    C、
    D、

14、若逻辑函数则F和G相与的结果为_________
    A、
    B、1
    C、AB
    D、0

15、若逻辑函数则F和G相或的结果为_________。
    A、
    B、1
    C、AB
    D、0

16、
    A、
    B、
    C、
    D、

17、逻辑函数的结果为 .
    A、A
    B、B
    C、
    D、

18、求一个逻辑函数L的对偶式时,下列说法不正确的是 .
    A、把L中的“与”换成“或”,“或”换成“与”
    B、常数中的“1”换成“0”,“0”换成“1”
    C、保持原式中的运算顺序不变。
    D、原变量换成反变量,反变量换成原变量。

19、将逻辑函数展开为最小项的标准形式,总共有_______个最小项。
    A、5
    B、6
    C、7
    D、8

20、如果规定只能使用非门或者2输入与非门来实现L=AB+AC,则正确的逻辑图是 .
    A、
    B、
    C、
    D、

21、如果规定只能使用非门和2输入与非门来实现,则正确的逻辑图是 .
    A、
    B、
    C、
    D、

22、已知函数L(A,B,C,D)的卡诺图如图所示,则函数L的最简与-或表达式为 。
    A、
    B、
    C、
    D、

23、已知函数L(A,B,C,D)的卡诺图如图所示,则函数L的最简与-或表达式为 。
    A、
    B、
    C、
    D、

24、已知函数L(A,B,C,D)的卡诺图如图所示,则函数L的最简与-或表达式为 。
    A、
    B、
    C、
    D、

25、下列等式成立的是 。
    A、AB+AC+BC=AB+BC
    B、(A+B)(A+C)=A+BC
    C、A+AB=A
    D、

26、已知A + B = A+ C,则B = C。对吗?

27、已知AB =AC,则B = C。对吗?

28、n 个变量的最小项是包含全部n 个变量的乘积项,在乘积项中每个变量只能以原变量的形式出现一次.对吗?

29、用卡诺图化简一个逻辑函数,得到的最简与或式可能不是唯一的。对吗?

30、 。对吗?

第3章 组合逻辑电路

第3章 组合逻辑电路 测验题

1、电路如图所示,输出端L的表达式为 。
    A、
    B、L=ABC
    C、
    D、

2、由开关组成的逻辑电路如图所示,设开关A、B 分别有如图所示为0”和“1”两个状态,则电灯F 亮的逻辑式为 。
    A、
    B、
    C、
    D、

3、分析下图所示电路,输出函数F的表达式为 。
    A、
    B、F=A+B
    C、
    D、F=AB

4、下图中,A、B为某逻辑电路的输入波形,Y为输出波形,则该逻辑电路为 。
    A、或非门
    B、与非门
    C、与门
    D、同或门

5、已知二变量输入逻辑门的输入A、B和输出F的波形如图所示,则该逻辑电路为 。
    A、与非门
    B、异或门
    C、同或门
    D、无法判断

6、一个十六路数据选择器,其地址输入(选择控制端输入)端有_______个。
    A、16
    B、2
    C、4
    D、8

7、一个译码器若有100个译码输出端,则译码器地址输入端至少有_______个。
    A、100
    B、6
    C、7
    D、8

8、下列电路中,属于组合逻辑电路的是__________。
    A、计数器
    B、触发器
    C、寄存器
    D、译码器

9、用四选一数据选择器实现函数,应使 。
    A、
    B、
    C、
    D、

10、组合逻辑电路中的竞争冒险是由______引起的。
    A、门电路的延时
    B、触发器的延时
    C、最小项
    D、最大项

11、如图所示电路中,Y(A,B,C)的最小项表达式是( )
    A、Y=m(0,1,2,3,4)
    B、Y=m(1,2,3,4)
    C、Y=m(5,6,7)
    D、Y=m(3,5,6,7)

12、一位8421 BCD码译码器的数据输入线与译码输出线的组合是 。
    A、4:6
    B、1:10
    C、4:10
    D、2:4

13、设计一个对1000个符号进行二进制编码,则至少要 位二进制数码。
    A、3
    B、10
    C、11
    D、1000

14、设计一个裁判表决电路。裁判组由三个人组成:主裁判A、副裁判B和C。在判定一次比赛的结果时必须按照如下原则:只有当两个或两个以上裁判支持,并且其中有一个为主裁判时,比赛结果的裁决才有效。令A、B、C为1表示支持,为0表示反对。裁决Y为1表示有效,为0表示无效。下列表达式中能够实现该电路功能的是 。
    A、Y=ABC
    B、Y=A+B+C
    C、Y=A+BC
    D、Y=AB+AC

15、当七段显示译码器的七个输出端状态为abcdefg=0011111时(高电平有效),译码器输入状态(8421BCD码)应为____________。
    A、0011
    B、0110
    C、0101
    D、0100

16、下列表达式中不存在竞争冒险的有 。
    A、
    B、
    C、
    D、

17、函数 ,当变量的取值为 。将不出现冒险现象。
    A、B=C=1
    B、B=C=0
    C、A=1,C=0
    D、A=0,B=0

18、设计一个4输入的二进制码奇校验电路,需要 个异或门。
    A、2
    B、3
    C、4
    D、5

19、用3-8线译码器74HC138可以构成6-64线译码器,需要 片74HC138。
    A、7
    B、8
    C、9
    D、10

20、为了使74HC138正常工作,使能输入端的电平应是 。
    A、110
    B、100
    C、111
    D、011

21、多路数据分配器可以直接由 来实现。
    A、编码器
    B、译码器
    C、多路数据选择器
    D、多位加法器

22、用两片4位比较器74HC85串联接成8位数值比较器时,低位片中的所接的电平应为 。
    A、110
    B、100
    C、111
    D、001

23、如图所示电路中,Y 的最小项表达式是
    A、Y=m(0,1,2,3,4)
    B、Y=m(1,2,3,4,7,8,13,14)
    C、Y=m(1,2,4,5,6,7)
    D、Y=m(1,2,4,7,8,11,13,14)

24、逻辑函数L 的卡诺图如图所示,以下关于L 的最简与或表达式正确的是 .
    A、
    B、
    C、
    D、

25、逻辑函数L 的卡诺图如图所示,以下关于L 的最简与或表达式正确的是 .
    A、
    B、
    C、
    D、

26、逻辑函数L 的卡诺图如图所示,以下关于L 的最简或与表达式正确的是 .
    A、
    B、
    C、
    D、

27、逻辑函数L 的卡诺图如图所示,以下关于L 的最简与或表达式正确的是 .
    A、
    B、
    C、
    D、

28、下图是能够对两个一位二进制数的大小进行比较的电路,下述说法正确的是 .
    A、当A >B 时,L1=1,L2=0,L3=0.
    B、当A >B 时,L1=0,L2=0,L3=1.
    C、当A =B 时,L1=0,L2=1,L3=0.
    D、当A <B 时,L1=0,L2=0,L3=1.
    E、当A <B 时,L1=1,L2=0,L3=0.

29、实现两个一位二进制数相加的电路叫全加器。对吗?

30、实现两个一位二进制数和来自低位的进位相加的电路叫全加器。对吗?

31、组合逻辑电路通常由逻辑门和触发器组合而成。对吗?

32、普通编码器的2个或2个以上的输入同时为有效信号时,输出将出现错误编码。对吗?

33、当2个或2个以上的输入同时为有效信号时,优先编码器将只对优先级别高的输入进行编码。对吗?

34、串行进位加法器的缺点是运算速度慢,优点是电路结构简单。超前进位加法器的优点是运算速度快,缺点是电路结构复杂。对吗?

35、当一个逻辑门的两个输入端的信号同时向相反方向变化,而变化的时间有差异的现象,称为竞争。由竞争而可能产生输出干扰毛刺的现象称为冒险。对吗?

36、常用的消除组合逻辑电路中竞争冒险的方法有三种:发现并消除可能出现的互补变量运算、增加选通控制信号和使用滤波电路。对吗?

37、二进制译码器的作用是将输入的代码译成特定的信号输出。对吗?

第6章 硬件描述语言Verilog HDL

第6章 Verilog HDL 测验题

1、阻塞性赋值运算符为( )。
    A、<=
    B、=
    C、=>
    D、==

2、非阻塞性赋值运算符为( )。
    A、<=
    B、==
    C、=
    D、=>

3、在verilog HDL中,下列语句哪个不是条件语句?( )
    A、if-else
    B、case
    C、casez
    D、repeat

4、在verilog HDL中,下列语句哪个不是循环语句?( )
    A、while
    B、for
    C、casez
    D、repeat

5、已知 a =2’b10,b=3’b110,那么{a,b}=( )
    A、5’b11010
    B、4’b1000
    C、5’b10110
    D、3’b110

6、已知 a =3'b101,b=5'b11001,那么{b,a}=( )
    A、5’b11110
    B、5’b11001
    C、8’b11001101
    D、8’b10111001

7、已知 a =4’b1010,b=4’b1100,那么a & b=( )
    A、4’b1010
    B、4’b0110
    C、4’b1000
    D、1

8、已知 a =4’b1010,b=4’b1100,那么&(a & b)=( )
    A、4’b1010
    B、1’b1
    C、4’b1000
    D、1’b0

9、下列语句中,不属于并行语句的是( )
    A、过程语句
    B、assign 语句
    C、元件例化语句
    D、case 语句

10、下列Verilog HDL程序所描述的电路是( ) module MED(Q, DATA,CLK) input DATA,CLK; output Q; reg Q; always @ (posedge CLK) begin Q <= DATA; end endmodule
    A、D触发器
    B、T触发器
    C、RAM
    D、寄存器

11、如下Verilog HDL程序所描述的是一个触发器,对它的描述正确的是( ) module FF(Q,DATA,CLK) input DATA,CLK; output Q; reg Q; always @ (posedge CLK) begin Q <= DATA; end endmodule
    A、该触发器对CLK信号的高电平敏感。
    B、该触发器对CLK信号的低电平敏感。
    C、该触发器对CLK信号的上升沿敏感。
    D、该触发器对CLK信号的下降沿敏感。

12、下列Verilog HDL程序所描述的是一个计数器,该计数器的模是( ) module count(CLK,OUT); input CLK; output reg [3:0] OUT; always @(negedge CLK) begin if(OUT = =4'd11) OUT <= 0; else OUT <= OUT +1; end endmodule
    A、16
    B、11
    C、12
    D、3

13、在语句assign Y = sel ? 0 : 1;中,当sel=0时,Y的值为( )
    A、0
    B、1
    C、z
    D、x

14、在连续赋值语句中被赋值的变量应该定义为哪种数据类型( )
    A、wire
    B、reg
    C、time
    D、以上均可

15、在Verilog HDL中,下列标识符不正确的是( )。
    A、Count
    B、_2to1MUX
    C、INITIAL
    D、Real?

16、随着EDA技术的不断完善与成熟,( )设计方法更多的被应用于Verilog HDL设计当中。
    A、电路图
    B、自底向上
    C、自顶向下
    D、以上均可

17、基于EDA技术的现代电子系统设计流程为:原理图/HDL文本输入→功能仿真→( )→布局布线→( )→编程下载→硬件测试。正确的是 ( ) 。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚
    A、①⑤
    B、③②
    C、⑤①
    D、④②

18、对语句assign Y = sel ? A : B;进行逻辑综合,得到的硬件电路为 ( )
    A、编码器
    B、译码器
    C、数值比较器
    D、数据选择器

19、下列Verilog HDL程序所描述电路是( ) module TRI (EN, IN, OUT); input IN, EN; output OUT; assign OUT = EN ? IN : 1'bZ; endmodule
    A、D触发器
    B、T触发器
    C、寄存器
    D、三态门

20、下列Verilog HDL程序所描述电路功能是( ) module Dataflow( A, En, Y); input [2:0] A; //输入端口声明 input En; //输入端口声明 output [7:0]Y; //输出端口声明 assign Y[0] = ~( En & ~A[2] & ~A[1] & ~A[0] ); assign Y[1] = ~( En & ~A[2] & ~A[1] & A[0] ); assign Y[2] = ~( En & ~A[2] & A[1] & ~A[0] ); assign Y[3] = ~( En & ~A[2] & A[1] & A[0] ); assign Y[4] = ~( En & A[2] & ~A[1] & ~A[0] ); assign Y[5] = ~( En & A[2] & ~A[1] & A[0] ); assign Y[6] = ~( En & A[2] & A[1] & ~A[0] ); assign Y[7] = ~( En & A[2] & A[1] & A[0] ); endmodule
    A、8/3线编码器
    B、3/8线译码器
    C、加法器
    D、数据选择器

21、下列Verilog HDL程序所描述电路功能是( ) module ShiftReg (Q,Din,CP,CLR_); input Din; //Serial Data inputs input CP, CLR_; //Clock and Reset output reg [3:0] Q; //Register output always @ (posedge CP or negedge CLR_) if (!CLR_) Q <= 4'b0000; else begin //Shift right Q[0] <= Din; Q[3:1] <= Q[2:0]; end endmodule
    A、移位寄存器
    B、并行寄存器
    C、计数器
    D、分频器

22、有限状态机FSM分为组合和时序两种类型。

23、Verilog HDL程序模块是以module开始,以endmodule结尾的。

24、在模块中如果没有明确地说明输入、输出端口的数据类型,则其缺省值是位宽为1位的wire型变量。

25、在串行语句块中,阻塞赋值语句按照它们在块中排列的顺序依次执行,即前一条语句没有完成赋值之前,后面的语句不可能被执行。

26、相等运算符(==)与全等运算符(===)的用法一样,没有任何区别。

27、下面是用过程赋值语句为异或门和与门建模写的一段程序,该程序正确吗? module Gate (X1, X2, Y, Overflow); //design block input X1, X2; output Y, Overflow; initial begin #10 Y = X1 X2; overflow = X1 && X2; end ; endmodule ;

28、下面是对两个8位二进制数的大小进行比较的程序,该程序正确吗? module comparator (AGTB, AEQB, ALTB, A, B); output AGTB, AEQB, ALTB; input [7:0] A, B; always if (A>B) AGTB <=1 else if ((A<B) ALTB <=1 else AEQB; endmodule

29、下面是将输入的4位二进制数转换成为两个8421 BCD码的程序,该程序正确吗? module _4bitBIN2bcd(Bin, BCD1,BCD0); input [3:0] Bin; output reg[3:0] BCD1, BCD0; always @(Bin) begin {BCD1, BCD0} = 8'h00; if(Bin < 10) begin BCD1 = 4'h0; BCD0 = Bin; end else begin BCD1 = 4'h1; BCD0 = Bin-4'd10; end end endmodule

30、下面是一个4位的双向移位寄存器程序,该程序正确吗? module UniversalShift (S1,S0,Din,Dsl,Dsr,Q,CP,CLR_); input S1, S0; //Select inputs input Dsl, Dsr; //Serial Data inputs input CP, CLR_; //Clock and Reset input [3:0] Din; //Parallel Data input output [3:0] Q; //Register output reg [3:0] Q; always @ (posedge CP or negedge CLR_) if (~CLR_) Q <= 4'b0000; else case ({S1,S0}) 2'b00: Q <= Q; //No change 2'b01: Q <= {Dsr,Q[3:1]}; //Shift right 2'b10: Q <= {Q[2:0],Dsl}; //Shift left 2'b11: Q <= Din; //Parallel load input endcase endmodule

第4章  锁存器和触发器

第4章  锁存器和触发器 测验题

1、如下图所示电路构成的锁存器,以下哪组R,S输入信号将导致相应信号撤销后,电路进入不确定状态
    A、0,0
    B、0,1
    C、1,0
    D、1,1

2、指出下图所示电路构成的锁存器为哪种类型的锁存器?
    A、RS锁存器
    B、门控RS锁存器
    C、逻辑门控D锁存器
    D、传输门控D锁存器

3、下图是D锁存器定时图,在中,表示输入信号D建立时间的是 ,表示输入信号D保持时间的是 。
    A、
    B、
    C、
    D、

4、以下关于锁存器和触发器描述正确的是
    A、锁存器和触发器都是脉冲电平敏感器件
    B、锁存器和触发器都是脉冲边沿敏感器件
    C、锁存器是脉冲电平敏感器件,触发器是脉冲边沿敏感器件
    D、锁存器是脉冲边沿敏感器件,触发器是脉冲电平敏感器件

5、试指出下图所示电路对CP信号的敏感类型
    A、高电平
    B、低电平
    C、上升沿
    D、下降沿

6、已知某触发器的电路结构如下图所示,请指出该触发器属于以下哪种类型的触发器
    A、主从触发器
    B、维持阻塞触发器
    C、利用传输延迟的触发器
    D、SR触发器

7、下图是D触发器的定时图,表示输入信号D建立时间的是 ,表示输入信号D保持时间的是 。
    A、
    B、
    C、
    D、

8、如图所示维持阻塞D触发器电路图中,红色字体标注的反馈线中哪条线为置1维持线。
    A、A
    B、B
    C、C
    D、D

9、当输入端S和R为 ,由或非门构成的基本SR锁存器会出现不稳定状态。
    A、S=1,R=0
    B、S=0,R=1
    C、S=1,R=1
    D、S=0,R=0

10、当输入端S和R为 ,由或非门构成的基本SR锁存器保持原状态不变。
    A、S=1,R=0
    B、S=0,R=1
    C、S=1,R=1
    D、S=0,R=0

11、用或非门构成的基本SR锁存器,其特性方程中,约束条件为SR=0。这说明两个输入信号 。
    A、不能同时为0
    B、不能同时为1
    C、可以同时为1
    D、可以同时为0

12、当输入端为 ,由与非门构成的基本SR锁存器会出现不稳定状态。
    A、=1,=0
    B、=0,=1
    C、=1,=1
    D、=0,=0

13、对于门控D锁存器来说,在 条件下,输出端Q总是等于输入的数据D
    A、使能脉冲之前
    B、使能脉冲期间
    C、使能脉冲之后的瞬间
    D、任何时候

14、触发器有 个稳定状态,它可以存储1位二进制码,存储8位二进制信息需要 个触发器
    A、1, 2
    B、2, 2
    C、2, 4
    D、2, 8

15、触发器被清零(复位)后,Q和端的状态分别为 和 。
    A、0,0
    B、0,1
    C、1,0
    D、1,1

16、触发器的输出逻辑电平从1到0或从0到1的转换称为
    A、置位
    B、清零
    C、翻转
    D、保持

17、触发器CP 输入端的三角形符号指的是
    A、低电平有效输入
    B、高电平有效输入
    C、边沿触发
    D、电平触发

18、下降沿触发的边沿JK 触发器在CP 下降沿到来之前J=1、K=0,而CP下降沿到来之后变为J=0、K=1,则触发器的状态为
    A、0
    B、1
    C、状态不变
    D、状态不确定

19、假定锁存器的初始状态为0。对于下图所示的电路和输入波形,输出端Q 的波形图为 。
    A、
    B、
    C、
    D、

20、假设电路的初始状态为Q= 1,对于下图所示的电路和输入波形,输出端Q和的波形图为 。
    A、
    B、
    C、
    D、

21、在下图中,假设触发器的初态均为0,则Q的波形图为 。
    A、
    B、
    C、
    D、

22、在下图中,假设触发器的初态为0,则Q的波形图为 。
    A、
    B、
    C、
    D、

23、用CMOS电路74HCT02或非门构成消除机械开关抖动影响的电路及开关S由位置A到B时波形如图所示,试确定Q端的波形为 。
    A、
    B、
    C、
    D、

24、在下图中,假设所有触发器的初态均为0,则在时钟脉冲CP的作用下,Q1、Q0的波形图为 。
    A、
    B、
    C、
    D、

25、下图是D 锁存器定时图,下列说法正确的是 。
    A、表示输入数据信号D的建立时间。
    B、表示输入数据信号D的保持时间。
    C、表示使能信号E脉冲宽度的最小值。
    D、表示输出信号对输入信号的响应延迟时间,即输出Q从低电平到高电平对信号D的延迟时间
    E、表示输出信号对输入信号的响应延迟时间,即输出Q从高电平到低电平对信号E的延迟时间。

26、由D触发器构成JK触发器的电路是 .
    A、
    B、
    C、
    D、

27、在下图所示电路中,能完成T 触发器逻辑功能的电路有 .
    A、
    B、
    C、
    D、

28、在图示电路中,能完成的逻辑功能的电路有 .
    A、
    B、
    C、
    D、

29、在图示电路中,能完成 的逻辑功能的电路有 .
    A、
    B、
    C、
    D、

30、JK触发器在JK输入信号的作用下可以工作在4个状态——置1,置0,保持和翻转。

31、JK触发器当JK都为1时,下一个状态维持与现态一致。

32、T触发器的下一状态与T输入信号保持一致。

33、SR触发器输入信号的约束条件为S+R=0。

34、触发器的状态通常指输出端的状态。

35、由或非门构成的基本SR锁存器在S=1、R=0时,将使锁存器进入置位状态。

36、由与非门构成的基本SR锁存器在=1、=0时,将使锁存器进入置位状态。

37、下图所示D锁存器,只有当使能端E=1时,输入端D的值才会影响到Q的状态

38、JK触发器有使输出不确定的输入条件。

39、边沿JK触发器在输入J=K=1时,如果CP信号的频率为32 kHz,则Q端输出脉冲的频率为16 kHz。

40、对于有异步置位端的D 触发器,当异步置位信号无效时,在CP 信号的作用下,才能响应D 端的输入。

41、触发器的传输延迟时间说明了输出端Q对于CP有效跳变沿响应时所需的时间。

42、所有触发器的建立时间都不为零。

43、触发器的保持时间是指在有效电平转换之前,数据必须保持不变的时间间隔。

44、锁存器和触发器都属于双稳态电路,它们存在两个稳定状态,从而可存储、记忆1位二进制数据。对吗?

45、虽然传输门控D锁存器和逻辑门控 D锁存器的电路结构不同,但逻辑功能是完全相同的。对吗?

46、下图两个非门构成的电路就是一个最基本的的双稳态电路。在接通电源后,它可能随机地进入0状态或1状态,且能长期保持这一位二进制数据不变。但因为没有控制机构,所以无法在工作时改变和控制它的状态,从而不能作为存储电路使用。对吗?

47、触发器的电路结构与逻辑功能没有必然联系。同一种逻辑功能的触发器可以用不同的电路结构来实现;同一种电路结构的触发器可以实现不同的逻辑功能。对吗?

48、如果在时钟脉冲CP =1期间,由于干扰的原因,使触发器的数据输入信号经常有变化,此时不能选用TTL主从型结构的触发器,而应该选用边沿型或维持阻塞结构的触发器。对吗?

第5章  时序逻辑电路

第5章  时序逻辑电路 测验题

1、一个8421 BCD码计数器至少需要 个触发器。
    A、3
    B、4
    C、5
    D、10

2、五个D 触发器构成基本环形计数器,其有效循环状态数为 。
    A、5
    B、10
    C、25
    D、32

3、三个D 触发器构成模8的同步二进制加法计数器的初态为,经2016个时钟后,计数器状态为 。
    A、
    B、
    C、
    D、

4、有一同步时序电路,由三个上升沿触发的D 触发器构成,其控制输入,则该电路可产生循环长度为7 的序列,设起始状态,由输出,则此序列为 。
    A、1110010
    B、1100101
    C、1001011
    D、1100010
    E、1100011
    F、1001001

5、如图所示,异步计数器进入稳定状态之后,计数器能出现的最大数为 。
    A、
    B、
    C、
    D、

6、某时序电路的状态转换图如图所示,若输入序列X = 110101(从最左边的位依次输入)时,设起始状态为,则输出序列为 。
    A、101101
    B、111101
    C、11101
    D、10110

7、某时序电路的状态图如图所示,该电路至少需要 个控制输入端。
    A、1
    B、2
    C、3
    D、4

8、已知一个序列101检测器,若该检测器的输入序列和输出序列如下: 输入A:0 1 0 1 0 1 1 0 1 0 输出Z:0 0 0 1 0 0 0 0 1 0 则以下两个状态图中, 是该检测器的状态图。(初始状态为
    A、
    B、
    C、
    D、

9、用 n个触发器构成计数器,可得到的最大计数容量(即计数模)为 。
    A、n
    B、2n
    C、
    D、

10、如图所示的数字逻辑部件。其中各方框中均是用模N 的计数器作N 次分频器,则A处的频率是400 kHz,B处的频率是40 kHz,C处的频率是 。
    A、400 Hz
    B、400 kHz
    C、500 Hz
    D、40 kHz
    E、2500Hz
    F、25 kHz

11、一个四位二进制减法计数器的起始值为1001,经过100个时钟脉冲作用之后的值为 。
    A、1100
    B、0100
    C、1101
    D、0101

12、某时序电路的输入为X,输出为Z,状态按排序,其状态转换真值表如下所示,则该电路的逻辑功能是 。
    A、模3可逆计数器
    B、模4加法计数器
    C、模4减法计数器
    D、模4可逆计数器

13、有一双向移位寄存器,高位在左,低位在右,欲将存放在该移位寄存器中的二进制数乘上十进制数,则需将该移位寄存器中的数左移 位。
    A、1
    B、3
    C、2
    D、4
    E、8

14、有两个状态,条件 可确定不等价。
    A、输出相同
    B、输出不同
    C、状态相同
    D、状态不同

15、如图所示同步时序电路的初始状态为00,以下三个选项中分别是和输出Z 对应于 的波形图,其中 不正确。
    A、
    B、
    C、
    D、

16、同步时序电路中触发器的数目为N,状态数为M,则两者的关系为 。
    A、
    B、
    C、
    D、

17、某同步时序电路的状态图如下图所示,用D 触发器设计时的最简激励方程组为 ,电路能否自启动 。
    A、
    B、
    C、
    D、

18、状态图如图所示,电路的输入为A,输出为Y,试用两个上升沿触发的JK 触发器设计该电路,要求电路使用的门电路最少。则各个触发器的激励方程及输出方程为 。
    A、
    B、
    C、
    D、

19、一个模6计数器,其状态转换关系如下图,用T触发器设计时的最简激励方程组为 ,电路能否自启动 。
    A、
    B、
    C、
    D、

20、时序电路如图所示,分析电路确定电路的有效循环状态数为 ,能否自启动 。
    A、6,能
    B、5,能
    C、6,不能
    D、5,不能

21、时序电路如图所示,分析电路确定电路的有效循环状态数为 ,能否自启动 。
    A、6,不能
    B、5,不能
    C、7,能
    D、6,能

22、状态图如图所示,电路的输入为A,输出为Y,试用下降沿触发的D触发器设计该电路,则各个触发器的激励方程及输出方程为 。
    A、
    B、
    C、
    D、

23、已知可以重叠检测101序列检测器的输入序列、输出序列如下,其状态图为 。 输入A: 0 1 0 1 0 1 1 0 1 输出Z: 0 0 0 1 0 1 0 0 1
    A、
    B、
    C、
    D、

24、已知不可以重叠检测101序列检测器的输入序列、输出序列如下,其状态图为 。 输入A: 0 1 0 1 0 1 1 0 1 0 输出Z: 0 0 0 1 0 0 0 0 1 0
    A、
    B、
    C、
    D、

25、用触发器实现下图所示输出波形, 每一个的周期内,可以等分为 段时间间隔相等的状态,需要电路有 种状态来实现。
    A、3,3
    B、4,2
    C、4,4
    D、3,4

26、在某计数器的输出端观察到如图所示的波形,该计数器的模为 。
    A、5
    B、6
    C、7
    D、8

27、电路如图所示,假设初始状态=000。由FF1和FF0构成的电路是 进制计数器。这个电路为 进制计数器。
    A、3,5
    B、3,6
    C、4,6
    D、4,8

28、某时序电路的状态图 如图所示,设电路的初始状态为00,当序列A=110010自左至右输入时,该电路输出Z的序列为 。
    A、011101
    B、101011
    C、101110
    D、101101

29、已知时序电路的状态表如下表所示。如果电路的初始状态为a,输入信号A依次是1 0 1 0 1 1 1,试确定电路经历的状态 ,及输出序列 。
    A、abababdc,0101110
    B、abababdc,0101010
    C、ababebdc,0101010
    D、abcbabdc,0111010

30、分析下图所示电路,判断启动信号过后,电路输出的状态依次为 。
    A、
    B、
    C、
    D、

31、电路如图所示。输入依次为 ,则电路构成模7计数器。
    A、0111
    B、1000
    C、1010
    D、1001

32、电路如图所示。输入依次为 ,则电路构成模174计数器。
    A、01010110
    B、01010000
    C、01010010
    D、01010011

33、由三个触发器构成的移位寄存器状态转换图如图所示,现要设计一个模3的移位型计数器,状态分配可能是 。
    A、
    B、
    C、
    D、

34、电路如图所示,经CP 脉冲作用后,欲使,则A、B输入应为 。
    A、A = 0, B = 0
    B、A = 0, B = 1
    C、A = 1, B = 0
    D、A = 1, B = 1

35、图示电路 。
    A、是同步时序电路
    B、能产生0111序列
    C、可作模4计数器
    D、电路能自启动

36、任何一个同步时序逻辑电路的结构和功能可以用下面的函数表达式完整地描述 。
    A、输入方程
    B、输出方程
    C、特性方程
    D、时钟方程
    E、激励方程
    F、状态转换方程

37、下图所示电路是 。
    A、同步
    B、异步
    C、递增
    D、递减
    E、模10
    F、模16
    G、不能自启动
    H、能自启动

38、描述同步时序电路的方程组有激励方程组、转换方程组和输出方程组,而描述异步时序电路的方程组除了以上三类之外,还多了一类时钟信号方程组,不过异步时序电路的这三类方程组与同步时序电路的这三类方程组相同。这个说法正确吗?

39、用D 锁存器不能构成移位寄存器,这个说法正确吗?

40、同步计数器和异步计数器比较,同步计数器的显著优点是工作速度快。这个说法正确吗?

41、在图(a)所示电路中,CP脉冲的频率为2kHz,则输出端Q的频率为4kHz;图(b)所示电路中,CP脉冲的频率为4kHz,则输出端Q的频率为4kHz。对吗?

42、某电视机水平 – 垂直扫描发生器需要一个分频器将31500Hz的脉冲转换为60Hz的脉冲,构成此分频器至少需要9个触发器。对吗?

43、根据最简二进制状态表确定输出函数表达式时,与所选触发器的类型无关。

44、时序电路的根本特征是它任意时刻的输出不仅取决于当时的输入,而且还取决于电路原来的状态。因此,除了时钟CP 外,没有输入变量的电路不是时序电路。

45、已知状态表如下表所示,输入为,其状态图为 。

46、试分析下图所示同步时序电路,其正确的状态图是 。

47、试分析下图所示同步时序电路,其状态图是 。

48、试分析下图所示同步时序电路,其状态图是 。

49、已知一个序列1101检测器,若该检测器的输入序列和输出序列如下: 输入A:0 1 1 0 1 1 0 1 1 0 输出Y:0 0 0 0 1 0 0 1 0 0 则以下两个状态图中, 是该检测器的状态图。(初始状态为S0)

50、已知一个序列1101检测器,若该检测器的输入序列和输出序列如下: 输入A:0 1 1 0 1 1 0 1 1 0 输出Y:0 0 0 0 1 0 0 0 0 0 则以下两个状态图中, 是该检测器的状态图。(初始状态为

第7章 逻辑门电路

第7章 逻辑门电路 测验题

1、CMOS门电路如图所示,则输出端F对A、B的正逻辑表达式为 。
    A、
    B、
    C、
    D、

2、图(a)所示CMOS电路,其逻辑功能可用以下 中的逻辑符号表示?
    A、
    B、
    C、
    D、

3、CMOS反相器的负载电容,功耗电容,电源电压,输入矩形波的频率为1 MHz,则反相器的动态功耗为 。
    A、1.3 W
    B、1.09 W
    C、1.09 mW
    D、1.3 mW

4、基本的BiCMOS反相器电路的输出采用了两个双极型BJT管构成 。
    A、互补式输出级
    B、推拉式输出级
    C、
    D、

5、已知74LS04的参数为: 74ALS04的参数为: 则用一个74LS04反相器 驱动两个74ALS04反相器和4个74LS04反相器吗?
    A、能
    B、不能
    C、
    D、

6、电路如下图所示,输出L与输入A、B和C 的逻辑表达式为 。
    A、
    B、
    C、
    D、

7、由OD异或门和OD与非门构成的电路如图所示,已知输出低电平时的最大输出电流,输出高电平时的漏电流,则上拉电阻的最小值为 。
    A、0.15 kΩ
    B、1.2 kΩ
    C、60 kΩ
    D、930 kΩ

8、由OD异或门和OD与非门构成的电路如图所示,则输出与输入的逻辑关系式为 。
    A、
    B、
    C、
    D、

9、相比TTL器件,以下是一些关于CMOS逻辑门的说法,不正确的是 。
    A、CMOS器件的噪声容限较小
    B、CMOS器件的静态功耗较低
    C、CMOS逻辑门通常会接输入、输出保护电路
    D、普通CMOS逻辑门不能实现线与

10、下图所示电路实现的逻辑功能为 。
    A、与非门
    B、或非门
    C、与门
    D、或门

11、某逻辑门输入端A、B和输出端L的波形如图所示,则L与A、B之间的逻辑关系是 。
    A、与非
    B、或
    C、异或
    D、同或

12、CMOS门电路的特点:静态功耗 ;而动态功耗随着工作频率的提高而 ;输入电阻 ;抗干扰能力比TTL 。
    A、很大;增加;很大;低
    B、极低;增加;很大;高
    C、极低;减小;很大;高
    D、极低;增加;很大;低

13、74LVC系列CMOS与非门在+3.3V电源工作时,输入端在以下哪些接法下属于逻辑0(74LVC系列输出和输入低电平的标准电压值为)?
    A、输入端接地
    B、输入端接低于0.8V的电源
    C、输入端接同类与非门的输出低电平0.2V
    D、输入端到地之间接10kΩ的电阻

14、下列哪些CMOS门可以将输出端并接使用?
    A、普通的互补输出
    B、漏极开路(OD)输出
    C、三态(TS)输出
    D、与非门

15、下图各个CMOS电路中,V IL、V IH分别为输入低、高电平。指出输出高电平的电路有 。
    A、
    B、
    C、
    D、

16、指出下图所示电路中,能正常工作的有 。
    A、
    B、
    C、
    D、
    E、

17、门的输入端个数称为门的扇入数。门电路正常工作情况下,带同类门电路的最大数量称为门的扇出数。对吗?

18、类NMOS或非门的工作管是串联的,当输入全为高电平时,各管的导通电阻串联,使低电平输出电压升高,以致破坏正常逻辑功能;而类NMOS与非门的工作管是并联的,增加NMOS管的数目不会影响低电平输出电压的稳定,因而类NMOS电路多以与非门作为基本门电路。对吗?

19、噪声容限表示门电路的抗干扰能力。电路的噪声容限愈大,其抗干扰能力愈强。对吗?

20、传输延迟时间是表征门电路开关速度的参数,它说明门电路在输入脉冲波形的作用下,其输出波形相对于输入波形延迟了多长时间,其数值与电源电压VDD及负载电容的大小有关。

21、功耗是门电路重要参数之一。功耗有静态和动态之分。所谓静态功耗是指电路输出没有状态转换时的功耗。而电路在输出发生状态转换时的功耗称为动态功耗。对吗?

22、CMOS电路的动态功耗主要由两部分组成。一部分是电路输出状态转换瞬间MOS管的导通功耗。另一部分是因为CMOS管的负载通常是电容性的,当输出由高电平到低电平,或者由低电平到高电平转换时,会对电容进行充、放电,这个过程将增加电路的损耗。对吗?

23、CMOS电路的动态功耗正比于转换频率和电源电压的平方。当工作频率增加时,CMOS门的动态功耗会线性增加。当电源电压增加时,电路的功耗也会增加。

24、计算CMOS逻辑门的扇出数时,只使用静态的输入电流和输出电流计算。

25、MOS数字集成电路的发展经历了由PMOS、NMOS到CMOS的过程,其中PMOS电路问世最早。PMOS管是以空穴为导电载流子,而NMOS管以电子为导电载流子,由于空穴的迁移率比电子低,因此,NMOS电路的工作速比PMOS电路快,而且PMOS使用负电源,与TTL电路不匹配,所以PMOS集成电路被NMOS电路取代。后来发展的CMOS电路有静态功耗低、抗干扰能力强等诸多优点而成为主流器件。对吗?

26、在一个系统中,对于引脚封装相同的集成电路74LS00与74HC00可以互换使用。对吗?

27、集成逻辑门电路在使用时,一般不让多余的输入端悬空,以防引入干扰信号。对多余输入端的处理以不改变电路工作状态及稳定可靠为原则。对吗?

28、MOS型集成逻辑门有CMOS、NMOS、PMOS,双极型集成逻辑门主要有TTL和ECL,混合型集成逻辑门有BiCMOS。对吗?

29、按照制造门电路晶体管的不同,集成门电路分为MOS型、双极型和混合型。对吗?

第8章 半导体存储器

第8章 半导体存储器 测验题

1、ROM由存储阵列、地址译码器和 组成。
    A、输出控制电路
    B、只读存储器
    C、输入/输出控制电路
    D、触发器

2、一个存储矩阵有64行、64列,则存储阵列的存储容量为 个存储单元。
    A、1024
    B、2048
    C、4K
    D、4M

3、以下哪种ROM的擦除过程就是数据写入过程?
    A、PROM
    B、EPROM
    C、
    D、Flash Memory

4、利用ROM实现四位二进制码到四位格雷码的转换,则该ROM的数据线有4根,地址线有 根。
    A、2
    B、4
    C、8
    D、10

5、用ROM实现两个3位二进制数相乘的乘法器时,所需的容量为 。
    A、
    B、
    C、
    D、

6、利用ROM实现两个4位二进制数相乘的功能,则该ROM的地址线有 根。
    A、4
    B、8
    C、10
    D、16

7、利用ROM实现两个4位二进制数相乘的功能,则该ROM的数据线有 根。
    A、4
    B、8
    C、10
    D、16

8、同步SRAM的丛发读写操作模式指的是,根据外部给定的读写存储单元的首地址,在 作用下,SSRAM可以连续读写接下来的若干个地址单元。
    A、丛发使能信号
    B、内部地址计数器
    C、读/写控制信号
    D、时钟脉冲信号

9、将256×1位ROM扩展为1024×1位ROM,地址线为 根。
    A、8
    B、12
    C、10
    D、7

10、如下图所示的RAM芯片组成的存储器,存储器的总容量是 。
    A、32×4
    B、32×8
    C、64×4
    D、64×8

11、用PLA实现组合逻辑时应将函数 ;而用ROM实现组合逻辑时不对函数作任何化简。
    A、列出真值表
    B、写成最小项之和
    C、进行化简
    D、写成最大项之和

12、PROM实现的组合逻辑函数如下图所示,则当XYZ等于000、001、011和101时,;当XYZ等于011、110、111和 时,
    A、000
    B、100
    C、010
    D、101

13、将256×1位ROM扩展为1024×8位ROM,共需 片256×1位ROM。
    A、32
    B、10
    C、16
    D、64

14、在下图所示的LED点阵列字符动态显示电路中,若人的视觉暂留时间为0.05s,在满足LED阵列图像稳定不闪烁的情况下,CP脉冲的最低工作频率为 。
    A、640Hz
    B、100Hz
    C、500Hz
    D、1 kHz

15、在下图所示的LED点阵列字符动态显示电路中,若将LED阵列改为16行×128列,则需要RAM的位数为 。
    A、4
    B、7
    C、16
    D、128

16、半导体存储器是数字系统的重要组成部分,它可分为ROM和RAM两大类,属于MOS工艺制成的超大规模集成电路。

17、同步RAM与异步RAM的主要差别在于前者的读写操作是在时钟脉冲节拍控制下完成的,同步RAM的读写速度低于异步RAM。

18、DRAM中存储的数据如果不进行周期性的刷新,其数据将会丢失;而SRAM中存储的数据无需刷新,只要电源不断电就可以永久保存。

19、一个16K×4的存储系统的起始地址为全0,其最高地址的十六进制地址码为3FFF H。

20、用ROM可以实现各种组合逻辑函数。在设计实现时,只需列出真值表,逻辑函数的输入作为存储内容,输出作为地址,将内容按地址写入ROM即可。

第9章 可编程逻辑器件

第9章 可编程逻辑器件 测验题

1、在PLD器件的结构图中,在阵列的横线与竖线的交叉点上画“x”,表示横线与竖线是 。
    A、断开的
    B、编程连通的
    C、悬空的
    D、固定连通的

2、PLA是指 。
    A、可编程逻辑阵列
    B、通用逻辑阵列
    C、只读存储器
    D、随机读取存储器

3、FPGA是指 。
    A、可编程逻辑阵列
    B、现场可编程门阵列
    C、只读存储器
    D、随机读取存储器

4、PAL具有固定连接的 阵列和可编程的 阵列。
    A、与,或
    B、或,与
    C、与,与
    D、或,或

5、GAL的与阵列 ,或阵列 。
    A、固定,可编程
    B、可编程,固定
    C、可编程,可编程
    D、固定,固定

6、若某CPLD中的逻辑块有36个输入(不含全局时钟、全局使能控制等),16个宏单元。理论上,该逻辑块可以实现 个逻辑函数,每个逻辑函数最多可有 个变量。
    A、36, 16
    B、20, 36
    C、20, 16
    D、16, 36

7、以下可编程逻辑器件中,集成密度最高的是 。
    A、PAL
    B、GAL
    C、CPLD
    D、FPGA

8、在系统可编程是指:对位于 的可编程逻辑器件进行编程。
    A、用户电路板
    B、特制的电路板
    C、编程器
    D、专用编程器

9、FPGA是一种可编程的大规模集成电路。

10、CPLD和FPGA实现逻辑函数的原理是相同的。

11、现在的可编程逻辑器件都是基于技术制造的。

12、GAL器件是用电可擦除工艺制造的,具有CMOS的低功耗特性。

13、GAL器件具有输出逻辑宏单元,使用户能够按需要对输出进行组态。

14、CPLD器件主要由可编程的逻辑块、输入/输出块和可编程的内部互连线资源三部分组成。

15、PROM和PAL一样,都是与阵列可编程,或阵列固定。

16、CPLD与FPGA所采用的编程技术不同,CPLD是基于SRAM的编程技术,而FPGA则是基于或快闪存储器的编程技术。

17、一旦断电,就会丢失所有的逻辑功能的高密度可编程逻辑器件是 ( )。(填大写英文字母)

第10章 脉冲波形的产生与变换

第10章 脉冲波形的产生与变换 测验题

1、或非门构成的单稳态触发器电路如下,该单稳态触发器的稳态是 。
    A、0
    B、1
    C、不确定
    D、1或0

2、或非门构成的单稳态触发器电路如下,该单稳态触发器的触发信号是 。
    A、正脉冲
    B、负脉冲
    C、高电平
    D、低电平

3、或非门构成的单稳态触发器电路如下,该单稳态触发器的暂稳态维持时间为 。
    A、0.7 RC
    B、0.7
    C、1.4
    D、1.4 RC

4、集成单稳态触发器74LS121电路结构如下图,该触发器的输出端稳态为 。
    A、0
    B、1
    C、不确定
    D、1或0

5、集成单稳态触发器74LS121电路结构如下图,该触发器的输入端中 个为正脉冲触发信号。
    A、B
    B、
    C、
    D、都可以

6、某单稳态触发器延时电路如下图所示,该电路输出信号的上升沿相对于的上升沿的延时时间约为 。
    A、
    B、
    C、
    D、

7、一单稳态触发器消除噪声电路如下图,要求该单稳态触发器的暂稳态时间 。
    A、大于噪声脉宽,且小于信号脉宽
    B、仅大于噪声信号脉宽
    C、仅小于信号脉宽
    D、小于噪声脉宽,且大于信号脉宽

8、已知一施密特触发器电路结构如下,该施密特触发器的正向阈值电压计算式为 。
    A、
    B、
    C、
    D、

9、一多谐振荡器电路如下,其振荡周期约为 。
    A、1.4RC
    B、0.7RC
    C、
    D、

10、由施密特触发器构成的多谐振荡器,其振荡周期与 因素相关
    A、与RC、正向阈值电压、负向阈值电压以及电源电压相关
    B、仅与RC 相关
    C、仅与阈值电压相关
    D、与RC 以及正向阈值电压、负向阈值电压相关

11、或非门构成的单稳态触发器电路如下,该单稳态触发器是可重复触发单稳态触发器 。

12、74LS121是可重复触发单稳态触发器。对吗?

13、施密特触发器的正向阈值电压一定大于负向阈值电压。对吗?

14、利用施密特触发器对信号进行整形时,将保持源信号的周期不变。对吗?

第11章 数模与模数转换器

第11章 A/D 与 D/A 测验题

1、一个n 位D/A转换器的分辨率可以表示为 。
    A、n-1
    B、n
    C、1/n
    D、

2、一个4位倒T型电阻网络D/A转换器中,电阻网络的电阻取值有________种。
    A、1
    B、2
    C、4
    D、8

3、一个4位权电阻网络D/A转换器,最低位对应的电阻值为40千欧,则最高位对应的阻值为 千欧。
    A、4
    B、5
    C、10
    D、20

4、下面几种A/D转换器中,工作速度最高的是 。
    A、并行比较型ADC
    B、逐次比较型ADC
    C、双积分型ADC
    D、间接型ADC

5、为了保证取样所得到的信号uO(t)能够保留原输入信号uI(t)所包含的全部信息,即能够从信号uO(t)中将原先被取样信号恢复出来,取样频率 fs 和输入模拟信号的最高频率 fimax 之间的关系是 。
    A、fs ≥ fimax
    B、fs £ fimax
    C、fs £ 2 fimax
    D、fs ≥ 2 fimax

6、将一个时间上连续变化的模拟量转换为时间上断续(离散)的模拟量的过程称为 。
    A、取样
    B、保持
    C、量化
    D、编码

7、
    A、001
    B、101
    C、110
    D、111

8、倒T形电阻网络D/A转换器的转换精度优于权电流型D/A转换器。对吗?

9、D/A转换器的分辨率既可以用输入数字量的位数n 来表示,也有可以用最小输出电压与最大输出电压的比值来表示。对吗?

10、D/A转换过程中的非线性误差是可以消除的。对吗?

11、D/A转换器的转换速度通常可以用建立时间和转换速率这两个参数来描述。对吗?

12、所有A/D转换器中的量化方法都是一样的。对吗?

13、在A/D 转换过程中,必然会出现量化误差。对吗?

《数字电子技术基础》期末考试试题

《数字电子技术基础》期末考试试题

1、十进制数38.47的8421 BCD码表示为 。
    A、(0011 1000. 0100 0111)BCD
    B、(111000.1000111)BCD
    C、(100110.011110)BCD
    D、(011001.011110)BCD

2、8位二进制补码所表示的数值范围为 。
    A、–128~ +128
    B、-127~ +127
    C、–128 ~ +127
    D、–127 ~ +128

3、十进制数 –25的8位二进制补码表示为 。
    A、1 1110 0111
    B、1001 1010
    C、0110 0111
    D、1110 0111

4、无符号二进制数1001和0101的乘积等于 。
    A、11011
    B、101101
    C、1001101
    D、1110

5、十六进制数(4E.C)H 转换成二进制数为 。
    A、0100 1110. 0110
    B、0100 1101. 0110
    C、0100 1101. 1100
    D、0100 1110. 11

6、二进制数(101.101)B 转换成十进制数为 。
    A、5.5
    B、5.625
    C、5.25
    D、5.75

7、将二进制数(1111 1111)B转换成十进制数是 。
    A、127
    B、256
    C、255
    D、1

8、将二进制补码(1111 1111)B转换成十进制数,其真实值是 。
    A、127
    B、256
    C、255
    D、-1

9、逻辑函数 = 。
    A、B
    B、A
    C、
    D、

10、已知, 则 =___________________。
    A、
    B、
    C、
    D、

11、逻辑函数F=A(B+C)的对偶函数F'是 。
    A、
    B、
    C、
    D、

12、逻辑函数F 的反函数为,则函数F= 。
    A、
    B、
    C、
    D、

13、函数 转换成 或非-或非式为 .
    A、
    B、
    C、
    D、

14、,,它们的逻辑关系是 .
    A、
    B、
    C、
    D、互为对偶式

15、6变量逻辑函数F的一个最小项为m3,则m3+ m3+ m3的值为
    A、0
    B、1
    C、
    D、

16、将函数化简成最简与或式,结果正确的是 。
    A、
    B、
    C、
    D、

17、逻辑函数L的卡诺图如图所示,以下关于L的最简与或表达式正确的是 。
    A、
    B、
    C、
    D、

18、逻辑函数F的卡诺图如图所示,以下关于F的最简或与表达式正确的是 。
    A、
    B、
    C、
    D、

19、逻辑函数L的卡诺图如图所示,以下关于L的最简与或表达式正确的是 。
    A、
    B、
    C、
    D、

20、下面哪种说法是正确的? 。
    A、组合逻辑电路的输出只取决于当前时刻的输入;
    B、组合逻辑电路可以使用记忆电路器件;
    C、组合逻辑电路一定比时序逻辑电路简单;
    D、组合逻辑电路的输出不仅取决于当前时刻的输入,而且与之前时刻的输入也有关

21、某电路如下图所示,输出逻辑表达式为 。
    A、
    B、
    C、
    D、

22、图示电路的逻辑功能是 。
    A、同或运算电路
    B、偶校验电路
    C、异或非运算电路
    D、奇校验电路

23、一个输入为32线的二进制优先编码器,其编码输出端至少有 线。
    A、4
    B、5
    C、6
    D、3

24、如果用3线-8线译码器(74HC138)和2线-4线译码器(74HC139)构成5线-32线译码器,则需要 。
    A、2片74HC138和1片74HC139
    B、3片74HC138和1片74HC139
    C、4片74HC138和1片74HC139
    D、4片74HC138和2片74HC139

25、如果用1片8路数据选择器(74HC151)实现函数L=AB+BC(A、B和C分别对应数据选择器的高、中、低位地址端),则应使 。
    A、D2=D3=D4=1,D0=D1=D5=D6= D7=0;
    B、D2=D3=D4=1,D0=D1=D5=D6= D7=0;
    C、D3=D6=D7=1,D0=D1=D2=D4= D5=0;
    D、D3=D5=D7=1,D0=D1=D2=D4= D6=0;

26、下面关于组合逻辑电路中竞争冒险的说法,正确的是 。
    A、竞争冒险总是存在;
    B、竞争冒险的本质是门电路的传输延迟;
    C、传输延迟一定会造成冒险现象;
    D、竞争冒险是由触发器的延时造成的。

27、试判断下图所示电路的逻辑功能 。
    A、全加器
    B、全减器
    C、乘法器
    D、除法器

28、设A1,A0为四选一数据选择器的地址码,其中A1为地址高位,A0为地址低位,X0~X3为数据输入,Y为数据输出,则输出Y与Xi和Ai之间的逻辑表达式为 。
    A、
    B、
    C、
    D、

29、八路数据选择器如图所示,该电路实现的逻辑函数是F = 。
    A、
    B、
    C、
    D、

30、下列各函数相等,其中无冒险现象的逻辑函数是 。
    A、
    B、
    C、
    D、

31、下图所示是一个用四位加法器构成的代码变换电路,若输入信号E3,E2,E1,E0为余3 BCD码,则输出端S3 S2 S1 S0是 。
    A、2421 BCD码
    B、5421 BCD码
    C、8421 BCD码
    D、余3循环 BCD码

32、由4位全加器74HC283构成的电路如图所示,输入X(X1X0)为二进制数, 则Y的表达式为 。
    A、Y=2X
    B、Y=3X
    C、Y=4X
    D、Y=5X

33、一个触发器可记录一位二进制代码,它有 个稳态。
    A、0
    B、1
    C、2
    D、3

34、下图所示触发器电路,正确的输出波形是 。
    A、QA
    B、QB
    C、QC
    D、QD

35、由D触发器构成的电路及输入信号如图所示,电路的初始状态Q0、Q1均为0,则输出波形为 。
    A、
    B、
    C、
    D、

36、具有直接复位端和直接置位端的触发器,当触发器处于受CP 脉冲控制的情况下工作时,应使处于何种状态?
    A、
    B、
    C、
    D、

37、由与非门构成基本SR 锁存器时,其约束条件是 。
    A、
    B、
    C、
    D、

38、由或非门构成基本SR锁存器时,其约束条件为 。
    A、SR=1
    B、SR=0
    C、S+R=1
    D、S+R=0

39、由D触发器构成JK触发器的电路是 。
    A、
    B、
    C、
    D、

40、为了将D触发器转换成T触发器,下图所示的虚线框内应该是 。
    A、与非门
    B、同或门
    C、异或门
    D、或非门

41、一个T ’ 触发器,令其初态为0,则经过2017个时钟脉冲后其状态为 。
    A、0
    B、1
    C、2
    D、不确定

42、下图是D触发器定时图,指出t0~ t4各个时间段中, 个时间段表示输入信号D的建立时间, 个时间段表示输入信号D的保持时间。
    A、t0,t1
    B、t1,t2
    C、t3,t4
    D、t0,t3

43、不能构成移位寄存器的有
    A、基本 SR锁存器
    B、门控 SR锁存器
    C、主从D触发器
    D、维持阻塞D触发器

44、时序电路输入和输出波形如图所示,该电路至少需要 个触发器。
    A、1
    B、2
    C、3
    D、4

45、某串行输入串行输出右移位寄存器有256位,已知时钟频率为2MHz,数据从输入端到达输出端被延迟时间为 。
    A、
    B、
    C、
    D、

46、米利型时序电路的输出是 的函数,穆尔型时序电路的输出是 的函数。
    A、输入,状态变量
    B、输入和状态变量,状态变量
    C、状态变量,输入和状态变量
    D、状态变量, 输入

47、由T触发器构成时序电路如图所示,电路的有效循环状态数为 ,电路 自启动。
    A、2;不能
    B、3;能
    C、3;不能
    D、4;能

48、由D触发器构成时序电路如图所示,Q1为CP的 分频,电路 自启动。
    A、2;能
    B、2;不能
    C、3;能
    D、4;能

49、由D触发器构成的3位 计数器如图所示,电路 自启动。
    A、环形;能
    B、环形;不能
    C、扭环形;能
    D、扭环形;不能

50、由JK触发器构成时序电路如图所示,电路为 进制计数器,电路 自启动。
    A、8;能
    B、7;不能
    C、6;能
    D、5;能

51、某时序电路的状态转换图如下图所示,若输入序列X = 110101时,设起始状态为S0,则最终状态为 。
    A、S0
    B、S1
    C、S2
    D、S3

52、一个米利型“0011”序列脉冲检查电路的最简状态表中包含 个状态,电路中有 个触发器。
    A、3,2
    B、4,2
    C、5,3
    D、6, 3

53、某同步时序电路的状态表如表所示。若电路的初始状态为A,输入序列X等于011001,则电路产生的输出相应序列为 。
    A、001010
    B、000010
    C、001100
    D、001011

54、某同步时序电路的状态图如图所示。若电路的初始状态为A,则在输入序列01011011作用下的状态和输出相应序列分别为 和 。
    A、ABCABABC,00010010
    B、ABABCABA,00001000
    C、ABABCABC,00000100
    D、ABAABCAB,00000010

55、由74xx161组成的电路如图所示,Q3相对于CP是 分频,Q3的占空比是 。
    A、12,20%
    B、7,30%
    C、10,50%
    D、14, 50%

56、电路如图所示,假设初始状态Q2Q1Q0=000。由FF1和FF0构成的电路是 进制计数器。这个电路为 计数器。
    A、3;5
    B、3;6
    C、4;5
    D、4;6

57、同步计数器和异步计数器比较,同步计数器的显著优点是 。
    A、触发器利用率高
    B、工作速度快
    C、电路简单
    D、不受时钟CP控制

58、采用反馈清零法,利用具有异步清零功能的集成计数器74LVC161构成模9计数器,从状态0000开始计数,需将Q3端和 端输出的信号通过一个与非门接至清零端口.
    A、Q2
    B、Q1
    C、Q0
    D、CP

59、阻塞性赋值运算符为 。
    A、<=
    B、=
    C、=>
    D、= =

60、已知 a =3'b101,b=5'b11001,那么{b,a}= .
    A、5’b11110
    B、5’b11001
    C、8’b11001101
    D、8’b10111001

61、已知 a =4’b1010,b=4’b1100,那么&(a & b)= .
    A、4’b1010
    B、1’b1
    C、4’b1000
    D、1’b0

62、下列Verilog HDL程序所描述电路是 . module TRI (EN, IN, OUT); input IN, EN; output OUT; assign OUT = EN ? IN : 1'bZ; endmodule
    A、D 触发器
    B、T 触发器
    C、寄存器
    D、三态门

63、如下Verilog HDL程序所描述的是一个触发器,对它的描述正确的是 . module FF(Q, Data, CP,nCR) input Data, CP, nCR; output reg Q; always @ (posedge CP or negedge nCR) begin if (!nCR) Q <= 0; else Q <= Data; end endmodule
    A、该触发器对CP信号的高电平敏感,nCR为高电平有效的异步清零端。
    B、该触发器对CP信号的低电平敏感,nCR为高电平有效的异步清零端。
    C、该触发器对CP信号的上升沿敏感,nCR为低电平有效的异步清零端。
    D、该触发器对CP信号的下降沿敏感,nCR为低电平有效的异步清零端。

64、下列Verilog HDL程序所描述电路功能是 . module ShiftReg (Q,Din,CP,CLR_); input Din; //Serial Data inputs input CP, nCR; //Clock and Clear output reg [3:0] Q; //Register output always @ (posedge CP or negedge nCR) if (!nCR) Q <= 4'b0000; else begin Q[3] <= Din; Q[2:0] <= Q[3:1]; end endmodule
    A、移位寄存器
    B、并行寄存器
    C、计数器
    D、分频器

65、下列Verilog HDL程序所描述电路功能是 . module _4bit_cnt (CP,nCR,Q,Mod); input CP, nCR, Mod; output reg [3:0] Q; always @ (posedge CP or negedge nCR) if (~nCR) Q <= 4'b0000; else if (Mod==1) Q <= Q + 1'b1; else Q <= Q - 1'b1; endmodule
    A、具有异步清零功能的可逆计数器。Mod=0,递增计数,Mod=1,递减计数。
    B、具有异步清零功能的可逆计数器。Mod=1,递增计数,Mod=0,递减计数。
    C、移位寄存器
    D、并行寄存器

66、下列Verilog HDL程序所描述电路功能是 . module CNT (EN,CP,nCR,Q); input EN,CP, nCR; output reg [3:0] Q; always @(posedge CP or negedge nCR) if (~nCR) Q = 4'b0000; else if (EN) begin if (Q >= 4'b1001) Q <= 4'b0000; else Q <= Q + 1'b1; end else Q <= Q; endmodule
    A、具有异步清零功能的十进制递增计数器。
    B、具有异步清零功能的二进制递增计数器。
    C、具有同步清零功能的十进制递减计数器。
    D、具有同步清零功能的二进制递减计数器。

67、对于下图所示电路,其输出逻辑表达式L= 。
    A、
    B、
    C、
    D、

68、对于下图所示电路,其输出逻辑表达式 L=______________
    A、
    B、
    C、
    D、

69、对于下图所示电路,其输出逻辑表达式L= 。
    A、
    B、
    C、
    D、

70、有一个集成电路,手册上规定VOL(max)=0.33V,VIL(max)=1.35V,VOH(min)=3.84V,VIH(min)=3.15V。那么差值VIL(max) - VOL(max) =1.02,称为 ;VOH(min) - VIH(min) =0.69V,称为 。
    A、低电平噪声容限,回差电压
    B、低电平噪声容限,高电平噪声容限
    C、高电平噪声容限,低电平噪声容限
    D、回差电压,高电平噪声容限

71、CMOS门电路的特点:静态功耗 ;而动态功耗随着工作频率的提高而 ;输入电阻 ;抗干扰能力 于TTL。
    A、很大;增加;很大;低
    B、极低;增加;很大;高
    C、极低;减小;很大;高
    D、极低;增加;很大;低

72、漏极开路门使用时需要在 与 之间接一个电阻。
    A、输出端;地
    B、输出端;电源
    C、输出端;输入
    D、电源;输入

73、在下图所示的三态门中,使能控制端EN1和EN2为0时,三态门输出为高阻态;EN1和EN2为1时,三态门为工作状态。不能保证该电路正常工作的条件是 。
    A、EN1= EN2=1
    B、EN1= EN2=0
    C、EN1= 0,EN2=1
    D、EN1= 1,EN2=0

74、一个存储容量为256×8位的ROM,其地址码应为 位。
    A、6
    B、7
    C、8
    D、9

75、64K×8的存储器共有__________。
    A、16根地址线,8根数据线
    B、64根地址线,3根数据线
    C、64根地址线,8根数据线
    D、16根地址线,3根数据线

76、设存储器的起始地址为全0,那么4K×4存储系统的最高地址的十六进制地址码是 。
    A、FFFH
    B、7FFH
    C、3FFFH
    D、FFFFH

77、用ROM实现两个3位二进制数相乘的乘法器时,存储器的容量至少需要 位。
    A、
    B、
    C、
    D、

78、用ROM 实现无符号16 位二进制数的加/减运算,要求有加/减模式控制、低位的进位输入以及进位输出。该ROM的地址线至少需要有 根?数据线至少需要有 根?
    A、16,16
    B、32,16
    C、33,17
    D、34,17

79、如果用容量为8K×8位的SRAM芯片构成16K×16位的存储器系统,需要 片SRAM芯片。
    A、2
    B、3
    C、4
    D、5

80、用ROM实现将8位二进制数转换成十进制数(用BCD码表示)时,所需的容量为 位。
    A、
    B、
    C、
    D、

81、下图所示ROM存储芯片读时序图中,表示地址存取时间tAA的时间参数是 。
    A、A
    B、B
    C、C
    D、D

82、以下哪类存储器的容量不能直接用表达式 进行计算。其中,A表示存储芯片的地址线位数,D表示存储芯片的数据线位数。
    A、PROM
    B、EPROM
    C、SRAM
    D、DRAM

83、在可编程器件的结构图中,阵列中的横线与竖线的交叉点上画“”,表示 。
    A、熔丝已经熔断
    B、熔丝完整
    C、编程连接
    D、固定连接

84、GAL的与阵列 ,或阵列 。
    A、固定,可编程
    B、可编程,固定
    C、可编程,可编程
    D、固定,固定

85、逻辑电路如图所示,输出逻辑函数表达式为 。
    A、
    B、
    C、
    D、

86、采用查找表(LUT)实现逻辑函数的可编程器件是 。
    A、GAL
    B、PLA
    C、CPLD
    D、FPGA

87、若某CPLD中的逻辑块有36个输入(不含全局时钟、全局使能控制等),16个宏单元。理论上,该逻辑块可以实现 个逻辑函数,每个逻辑函数最多可有 个变量。
    A、16,36
    B、36,16
    C、52,36
    D、16,52

88、两输入LUT示意图如图所示,其逻辑函数表达式L= 。
    A、
    B、
    C、
    D、

89、已知逻辑函数 ,若用2输入的LUT实现该逻辑函数,需要 个LUT。
    A、2
    B、3
    C、4
    D、5

90、下列 电路可以用作空调温度的控制电路。
    A、施密特触发器
    B、单稳态触发器
    C、多谐振荡器
    D、均不可以

91、下列 电路可以应用于触摸感应灯。
    A、施密特触发器
    B、单稳态触发器
    C、多谐振荡器
    D、均不可以

92、在一个施密特触发器的输入端输入一个频率为20kHz的正弦波,则在其输出端得到的方波的频率为
    A、1kHz
    B、10kHz
    C、20kHz
    D、30kHz

93、一个施密特触发器的正向阈值电压为4.5V,负向阈值电压为2V,则其回差电压为 。
    A、4.5V
    B、6.5V
    C、2.5V
    D、2V

94、现有一个多谐振荡器,其暂稳态1维持时间为0.1ms,暂稳态2维持时间为0.15ms,该电路输出波形的频率为 。
    A、10kHz
    B、4kHz
    C、6.67kHz
    D、20kHz

95、某8位D/A转换器最大输出电压为5V,则输入数字量为 时,输出电压为2V。
    A、01100110
    B、01100111
    C、5
    D、2

96、如图所示的四位权电阻网络D/A转换器中,若参考电压,则当输入数字量为时的输出电压值为
    A、-0.3V
    B、-0.4V
    C、-0.8V
    D、-1.2V

97、下列 不属于D/A转换误差。
    A、比例系数误差
    B、失调误差
    C、输入误差
    D、非线性误差

98、A/D转换器的系统误差是指 。
    A、比例系数误差
    B、失调误差
    C、量化误差
    D、非线性误差

99、下列A/D转换器中,工作速度最高的是
    A、并行比较型
    B、逐次比较型
    C、双积分型
    D、V-F变换型

100、如果一个 n 位 D/A 位转换器的分辨率要小于 0.00097,则 n 最小为 。
    A、9
    B、10
    C、11
    D、12

101、一个4位并行比较型A/D转换器,参考电压VREF= 6V,则采用四舍五入法时,电路的最小量化单位是 。
    A、0.194V
    B、0.387V
    C、0.5V
    D、0.8V

102、对于10位2R-R倒T形网络D/A转换器,参考电压为VREF,反馈回路电阻Rf =R,则D/A转换器输出电压范围约为 。
    A、0~VREF
    B、-VREF ~ 0
    C、-VREF ~VREF
    D、-VREF ~ 1

103、有一双积分型A/D转换器,已知VREF= -10V,计数器为10位二进制加法计数器,时钟频率fCP=1MHz,则该A/D转换器的最大输入模拟电压是 ,完成一次转换所需要的最长时间是 。
    A、-10V, 2.047ms
    B、10V, 1.023ms
    C、10V, 2.047ms
    D、-10V, 1.023ms

104、以下二进制代码中,属于无权码的是 。
    A、2421码
    B、格雷码
    C、余3码
    D、余3循环码

105、下列等式成立的是 。
    A、
    B、
    C、
    D、

106、在何种输入情况下,“或非”运算的结果是逻辑0,则下列说法正确的是 。
    A、全部输入是0
    B、全部输入是1
    C、任一输入为1
    D、不存在

107、逻辑函数L的真值表如图所示,则以下L的表达式中正确的是 。
    A、
    B、
    C、
    D、

108、下面哪些方法可以用于描述组合逻辑电路的逻辑功能?__________。
    A、真值表
    B、逻辑函数表达式
    C、逻辑电路图
    D、波形图
    E、卡诺图

109、下列数字部件中,具有存储功能的是 。
    A、触发器
    B、锁存器
    C、译码器
    D、加法器

110、欲使JK触发器按 工作,可使JK触发器的输入端 。
    A、J=K=1
    B、J=Q,K=1
    C、
    D、J=1,K=Q

111、在图示电路中,能完成的逻辑功能的电路有 。
    A、
    B、
    C、
    D、

112、下列锁存器中,没有约束条件的是 。
    A、基本SR锁存器
    B、逻辑门控SR锁存器
    C、传输门控D锁存器
    D、逻辑门控D锁存器

113、描述时序逻辑电路的逻辑功能的方法有
    A、方程组
    B、卡诺图
    C、状态转换表
    D、状态转换图
    E、时序图
    F、硬件描述语言

114、下图所示电路 。
    A、是同步时序电路
    B、能产生0111序列
    C、可作模4计数器
    D、电路能自启动

115、下图所示电路中,能正常工作的有 。
    A、
    B、
    C、
    D、
    E、

116、下图各个CMOS电路中,VIL、VIH分别为输入低、高电平。图中输出高电平的电路有 。
    A、
    B、
    C、
    D、

117、下图为CMOS门电路,能够实现非运算功能的电路是 。
    A、
    B、
    C、
    D、

118、可编程ROM的存储阵列可由以下 几种元件构成。
    A、带金属熔丝的二极管
    B、SIMOS管
    C、Flotox MOS管
    D、快闪叠栅MOS管

119、CPLD的逻辑块的组成主要包括下面的 部分
    A、可编程乘积项阵列(即与阵列)
    B、乘积项分配
    C、宏单元
    D、I/O块

120、FPGA的结构中主要包含下面的 部分。
    A、可编程逻辑模块( CLB )
    B、RAM 块(Block RAM)
    C、输入/输出模块(IOB)
    D、与-或阵列
    E、PROM

121、下面是关于单稳态触发器工作特点的描述,正确的是 。
    A、没有触发脉冲时,电路处于一种稳定状态;
    B、在触发脉冲作用下,电路会进入另一个稳定状态;
    C、电路在暂稳态持续一段时间后会自动回到稳态;
    D、电路处于稳态的时间取决于电路中的RC参数值;
    E、单稳态电路适合用于存储二进制数值信息;

122、下面关于多谐振荡器的说法,正确的是 。
    A、多谐振荡器是一种自激振荡电路
    B、多谐振荡器电路有两个暂稳态
    C、多谐振荡器有一个暂稳态和一个稳定态
    D、多谐振荡器的主要参数包括振荡频率和占空比

123、下列电路中有两个稳定状态的是
    A、施密特触发器
    B、单稳态触发器
    C、多谐振荡器
    D、D触发器

124、A/D转换器要将时间和幅值都连续的模拟量,转换为时间、幅值都离散的数字量,一般要经过 几个过程。
    A、取样
    B、保持
    C、量化
    D、编码

125、某通信系统的数据率为bit/s,则串行传送16位数据所需要的时间为1 μs。对吗?

126、用8位二进制补码计算28–123的结果为10100001。对吗?

127、数码1000 1001 1001分别作为自然二进制数和8421 BCD码时,相应的十进制数分别为899和2201,对吗?

128、字符S的ASCII码值(1010011)在最高位设置奇校验位后,它的二进制表示为11010011,对吗?

129、在逻辑代数中,0和1只是代表数的大小。对吗?

130、因为逻辑表达式AB + C = AB + D成立,所以C = D 成立。对吗?

131、逻辑函数的化简是为了使表达式简化而与硬件电路无关。对吗?

132、若两个函数具有相同的真值表,则两个逻辑函数必然相等。对吗?

133、数据分配器和数据选择器的功能是类似的。对吗?

134、用数据选择器设计组合逻辑电路时,若函数有M个输入变量,选用的数据选择器有n位地址输入,只用一片数据选择器时,只能实现M ≤ n的逻辑函数式。对吗?

135、设计多输出组合逻辑电路时,应注意各个函数之间的相互联系,进行化简时要考虑各函数间的公共乘积项,力求整体达到最简。对吗?

136、组合逻辑电路中的竞争冒险现象可以消除。对吗?

137、在组合逻辑电路的设计实现中,基于最简表达式实现的电路是最优实现电路。对吗?

138、已知一个组合电路的功能是计算2位二进制数的平方,其真值表如下,其中输入信号为X,输出信号为Y,则根据真值表所得到的方程之一为Y1 = 0。对吗?

139、由或非门构成的基本SR锁存器,当S或R端高电平脉冲宽度小于最低限值tw,电路状态不确定。对吗?

140、电路如下图所示,该触发器在CP脉冲的作用下,每次都翻转其状态。对吗?

141、下图所示电路,利用JK触发器实现了D触发器的逻辑功能。对吗?

142、逻辑电路如图(a) 所示,若各输入信号波形如图(b) 所示,则Q1、Q2的波形如图(c) 所示,对吗?假设两个触发器的初始状态均为0。

143、一个触发器具有0和1两个稳态,所以可以存储2比特二进制数。对吗?

144、对于JK触发器,当J=1,K=1时,触发器输出端Q的波形是对时钟信号的二分频。对吗?

145、D触发器的特性方程为 ,与 无关,所以它没有记忆功能。对吗?

146、时序电路必须包含存储电路和组合逻辑电路。对吗?

147、同步时序逻辑电路中的存储元件可以是任意类型的锁存器或触发器。对吗?

148、同步时序逻辑电路中的无效状态是由于状态表没有化简到最简导致的。对吗?

149、一个存在无效状态的同步时序逻辑电路是否具有自启动能力,取决于确定激励函数时对无效状态的处理。对吗?

150、根据最简二进制状态表确定输出函数表达式时,与所选择的触发器类型无关。对吗?

151、对于具有同步置数功能的集成计数器来说,当预置数控制信号有效后,输入端Di的数据还不能被并行置入各触发器,只有等到下一个时钟信号CP边沿到来时,数据才被并行存入各触发器。对吗?

152、有一双向移位寄存器,高位在左,低位在右,欲将存放在该移位寄存器中的二进制数除以十进制数16,则需将该移位寄存器中的数右移4位,需要8个移位脉冲。对吗?

153、某时序电路的状态转换真值表如下,其中E,I为输入,若采用D触发器来实现,则激励方程为 。对吗?

154、有限状态机FSM分为组合和时序两种类型。对吗?

155、下面是对两个8位二进制数的大小进行比较的程序,该程序正确吗? module comparator (AGTB, AEQB, ALTB, A, B); output AGTB, AEQB, ALTB; input [7:0] A, B; always if (A>B) AGTB <=1 else if ((A<B) ALTB <=1 else AEQB; endmodule

156、三态门有三种输出状态(即输出高电平、输出低电平和高阻状态),分别代表三种不同的逻辑值。对吗?

157、三态门的输出端可以直接相连,但三态门的控制端所加的控制信号电平只能使其中一个门处于工作状态,而其他所有并联的三态门输出端均处于高阻状态。对吗?

158、计算CMOS逻辑门的扇出数时,只使用静态的输入电流和输出电流计算。对吗?

159、CMOS传输门不仅可以传送数字信号,还可以传送模拟信号。对吗?

160、噪声容限表示门电路的抗干扰能力。电路的噪声容限愈大,其抗干扰能力愈强。对吗?

161、传输延迟时间是表征门电路开关速度的参数,它说明门电路在输入脉冲波形的作用下,其输出波形相对于输入波形延迟了多长时间,其数值与电源电压VDD及负载电容的大小有关。对吗?

162、功耗是门电路重要参数之一。功耗有静态和动态之分。所谓静态功耗是指电路输出没有状态转换时的功耗。而电路在输出发生状态转换时的功耗称为动态功耗。对吗?

163、CMOS电路的动态功耗主要由两部分组成。一部分是电路输出状态转换瞬间MOS管的导通功耗。另一部分是因为CMOS管的负载通常是电容性的,当输出由高电平到低电平,或者由低电平到高电平转换时,会对电容进行充、放电,这个过程将增加电路的损耗。对吗?

164、CMOS电路的动态功耗正比于转换频率和电源电压的平方。当工作频率增加时,CMOS门的动态功耗会线性增加。当电源电压增加时,电路的功耗也会增加。对吗?

165、延时-功耗积(DP)是衡量电路性能的一项综合性指标,DP的值越小,它的特性越好。对吗?

166、门电路的扇入数是指其输入端的个数,而门电路的扇出数是指其在正常工作情况下,所能带同类门电路的最大数目。对吗?

167、ROM在断电后,其存储的数据会丢失。对吗?

168、可以电擦除,而EPROM则不能。对吗?

169、DRAM 中存储的数据如果不进行周期性的刷新,其数据将会丢失;而SRAM 中存储的数据无需刷新,只要电源不断电就可以永久保存。对吗?

170、一般情况下,DRAM的集成度比SRAM的集成度高。对吗?

171、同步SRAM的读写是在时钟控制下进行的,而异步SRAM则不是。对吗?

172、CPLD和FPGA实现逻辑函数的原理是相同的。对吗?

173、可编程逻辑器件都是基于EEPROM技术制造的。对吗?

174、与CPLD相比,FPGA通常能够实现规模更大的逻辑电路。对吗?

175、基于SRAM技术的FPGA一旦断电,其原有的逻辑功能将消失。因此一般需要一个外部的PROM 保存编程数据。对吗?

176、没有外部触发脉冲作用,单稳态触发器偶尔也可以进入暂稳态。对吗?

177、只要有外部触发信号作用,单稳态触发器就一定会被触发。对吗?

178、集成单稳态触发器的输出脉冲宽度是不能改变的。对吗?

179、施密特触发器分为同相输出和反相输出两种类型。对吗?

180、施密特触发器的输入信号从低电平上升的过程中,电路状态转换时对应的输入电平,与输入信号从高电平下降过程中对应的输入转换电平不同。对吗?

181、单稳触发器中的稳态维持时间由电路中R、C的参数确定。对吗?

182、单稳触发器中的暂稳态维持时间与触发脉冲的宽度无关。对吗?

183、电压比较器可以视为1比特的A/D转换器。对吗?

184、倒T形电阻网络D/A转换器的转换精度优于权电流型D/A转换器。对吗?

185、D/A转换器的分辨率既可以用输入数字量的位数n来表示,也有可以用最小输出电压与最大输出电压的比值来表示。对吗?

186、D/A转换过程中的非线性误差是可以消除的。对吗?

187、D/A转换器的转换速度通常可以用建立时间和转换速率这两个参数来描述。对吗?

188、并行比较型A/D转换器的性能总是优于逐次比较型A/D转换器和双积分式A/D转换器。对吗?

189、在A/D转换过程中,量化方法一般有舍尾取整法和四舍五入法两种。对吗?

190、A/D转换器中,四舍五入量化法和舍尾取整量化法的量化误差是一样的。对吗?